MOS-Transistoren mit Nanometergeometrien in allen Raumrichtungen

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Im Rahmen dieser Arbeit ist ein bestehendes Depositions- und Rückätzverfahren weiterentwickelt worden, mit dem Strukturen mit minimalen Linienweiten von bis zu 25 nm unter ausschließlicher Verwendung optischer Kontaktbelichtungslithografie hergestellt werden können. Die Nanometerstrukturen des ursprünglichen Depositions- und Rückätzverfahren werden als Maske für die Polysiliziumebene eingesetzt, so dass beim Strukturieren der Gateelektroden Tansistorkanallängen mit Nanometerabmessungen realisiert werden können. Mit der Ergänzung des Prozesses um das modifizierten LOCOS-Verfahren können die Aktivgebiete in vergleichbarere Weise strukturiert werden, so dass auch Kanalweiten mit Abmessungen im Sub-100 nm-Bereich realisiert werden können. Im Vordergrund der vorliegenden Arbeit steht die Entwicklung der gesamt Prozessführung, bei der für die Strukturierung der Aktivgebietsmaske im Vergleich zur Definition der Gateelektrode eine geänderte Materialkomposition für das Erzeugen der Nanomaske erforderlich ist. Des Weiteren stellt die Unteroxidation der Randbebereiche einer Oxidationsbarriere aus Nitrid, wie sie in der Technik zur lokalen Oxidation von Silizium üblicher Weise verwendet wird, eine zusätzliche Herausforderung dar. Mit Hilfe simulatorischer Untersuchungen konnte eine geeignete Prozessführung entwickelt werden, die an Hand zahlreicher Versuche praktisch verifiziert werden konnten. In einer ersten Chargen konnten NMOS-Transistoren mit einer Kanallänge von L = 80 nm und einer Kanalweite von W = 200 nm erfolgreich gefertigt und anschließen bezüglich ihrer statischen Parameter und ihres Rauschverhaltens hin untersucht und charakterisiert werden. Das Depositions- und Rückätzverfahren zur Erzeugung von Nanostrukturen zeichnet sich durch eine hervorragende Homogenität und Reproduzierbarkeit aus. Mit den im Rahmen dieser Arbeit entworfenen Maskensätzen – die für die Fertigung der ersten Versuchsmuster noch nicht zur Verfügung standen – können zahlreiche Transistoren mit Nanometerabmessungen auf einem Wafer hergestellt werden, wobei minimale Kanalflächen von L = 30 nm und W = 90 nm mit diesem Verfahren realisierbar sind. Im Vordergrund nachfolgender Forschungsarbeiten wird daher die Untersuchung der statistischen Streuungen der Transistorkenngrößen – bei der fortschreitenden Reduzierung der Transistorgeometrien – im Mittelpunkt des Interesses stehen. Mit den Untersuchungen bezüglich der globalen beziehungsweise lokalen Paarigkeit von Transistoren (engl. Matching) kann die Funktionsfähigkeit zukünftiger Schaltungsgenerationen abgeschätzt werden.